隨半導(dǎo)體制造技術(shù)的進(jìn)步，對(duì)于整合更多功能至單一芯片的需求也跟著大幅提升，此時(shí)用MOSFET設(shè)計(jì)模擬電路的一個(gè)優(yōu)點(diǎn)也隨之浮現(xiàn)。為了減少在印刷電路板（Printed Circuit Board,PCB）上使用的集成電路數(shù)量、減少封裝成本與縮小系統(tǒng)的體積，很多原本單獨(dú)的類比芯片與數(shù)位芯片被整合至同一個(gè)芯片內(nèi)。MOSFET原本在數(shù)位集成電路上就有很大的競(jìng)爭(zhēng)優(yōu)勢(shì)，在類比集成電路上也大量采用MOSFET之后，把這兩種不同功能的電路整合起來(lái)的困難度也明顯的下降。另外像是某些混合信號(hào)電路（Mixed-signal circuits），如類比/數(shù)位轉(zhuǎn)換器（Analog-to-Digital Converter,ADC），也得以利用MOSFET技術(shù)設(shè)計(jì)出效能更好的產(chǎn)品。常用于MOSFET的電路符號(hào)有很多種變化。張家港N-CHANNELMOSFET失效分析
要使增強(qiáng)型N溝道MOSFET工作，要在G、S之間加正電壓VGS及在D、S之間加正電壓VDS，則產(chǎn)生正向工作電流ID。改變VGS的電壓可控制工作電流ID。如圖2所示。若先不接VGS（即VGS=0），在D與S極之間加一正電壓VDS，漏極D與襯底之間的PN結(jié)處于反向，因此漏源之間不能導(dǎo)電。如果在柵極G與源極S之間加一電壓VGS。此時(shí)可以將柵極與襯底看作電容器的兩個(gè)極板，而氧化物絕緣層作為電容器的介質(zhì)。當(dāng)加上VGS時(shí)，在絕緣層和柵極界面上感應(yīng)出正電荷，而在絕緣層和P型襯底界面上感應(yīng)出負(fù)電荷。這層感應(yīng)的負(fù)電荷和P型襯底中的多數(shù)載流子（空穴）的極性相反，所以稱為“反型層”，這反型層有可能將漏與源的兩N型區(qū)連接起來(lái)形成導(dǎo)電溝道。當(dāng)VGS電壓太低時(shí)，感應(yīng)出來(lái)的負(fù)電荷較少，它將被P型襯底中的空穴中和，因此在這種情況時(shí)，漏源之間仍然無(wú)電流ID。當(dāng)VGS增加到一定值時(shí)，其感應(yīng)的負(fù)電荷把兩個(gè)分離的N區(qū)溝通形成N溝道，這個(gè)臨界電壓稱為開(kāi)啟電壓（或稱閾值電壓、門(mén)限電壓），用符號(hào)VT表示（一般規(guī)定在ID=10uA時(shí)的VGS作為VT）。西安DUAL N-CHANNELMOSFET設(shè)計(jì)Power MOSFET全稱功率場(chǎng)效應(yīng)晶體管。
MOSFET在1960年由貝爾實(shí)驗(yàn)室（Bell Lab.）的D. Kahng和 Martin Atalla 實(shí)作成功，這種元件的操作原理和1947年蕭克萊（William Shockley）等人發(fā)明的雙載流子結(jié)型晶體管（Bipolar Junction Transistor,BJT）截然不同，且因?yàn)橹圃斐杀镜土c使用面積較小、高整合度的優(yōu)勢(shì)，在大型集成電路（Large-Scale Integrated Circuits,LSI）或是超大型集成電路（Very Large-Scale Integrated Circuits,VLSI）的領(lǐng)域里，重要性遠(yuǎn)超過(guò)BJT。由于MOSFET元件的性能逐漸提升，除了傳統(tǒng)上應(yīng)用于諸如微處理器、微控制器等數(shù)位信號(hào)處理的場(chǎng)合上，也有越來(lái)越多模擬信號(hào)處理的集成電路可以用MOSFET來(lái)實(shí)現(xiàn)，以下分別介紹這些應(yīng)用。
怎么選擇正確的MOSFET？1）溝道的選擇，為設(shè)計(jì)選擇正確器件的第1步是決定采用N溝道還是P溝道 MOSFET。在典型的功率應(yīng)用中，當(dāng)一個(gè)MOSFET接地，而負(fù)載連接到干線電壓上時(shí)，該MOSFET就構(gòu)成了低壓側(cè)開(kāi)關(guān)。在低壓側(cè)開(kāi)關(guān)中，應(yīng)采用N溝道MOSFET,這是出于對(duì)關(guān)閉或?qū)ㄆ骷桦妷旱目紤]。當(dāng)MOSFET連接到總線及負(fù)載接地時(shí)，就要用高壓側(cè)開(kāi)關(guān)。通常會(huì)在這個(gè)拓?fù)渲胁捎肞溝道 MOSFET,這也是出于對(duì)電壓驅(qū)動(dòng)的考慮。2）電壓和電流的選擇，額定電壓越大，器件的成本就越高。就選擇MOSFET而言，必須確定漏極至源極間可能承受的較大電壓，即較大VDS。設(shè)計(jì)工程師需要考慮的其他安全因素包括由開(kāi)關(guān)電子設(shè)備（如電機(jī)或變壓器）誘發(fā)的電壓瞬變。不同應(yīng)用的額定電壓也有所不同；通常，便攜式設(shè)備為20V、FPGA電源 為20~30V、85~220VAC應(yīng)用為450~600V。在連續(xù)導(dǎo)通模式下，MOSFET處于穩(wěn)態(tài)，此時(shí)電流連續(xù)通過(guò)器件。脈沖尖峰是指有大量電涌（或尖峰電流）流過(guò)器件。一旦確定了這些條件下的電流，只需直接選擇能承受這個(gè)電流的器件便可。MOSFET作為開(kāi)關(guān)時(shí)源極與漏極的分別和其他應(yīng)用是不相同的，信號(hào)從MOSFET柵極以外的任一端進(jìn)出。
MOSFET在數(shù)字電路上應(yīng)用的大優(yōu)勢(shì)是對(duì)直流信號(hào)而言，MOSFET的柵極端阻抗為無(wú)限大（等效于開(kāi)路），也就是理論上不會(huì)有電流從MOSFET的柵極端流向電路里的接地點(diǎn)，而是完全由電壓控制柵極的形式。這讓MOSFET和他們較主要的競(jìng)爭(zhēng)對(duì)手BJT相較之下更為省電，而且也更易于驅(qū)動(dòng)。在CMOS邏輯電路里，除了負(fù)責(zé)驅(qū)動(dòng)芯片外負(fù)載（off-chip load）的驅(qū)動(dòng)器（driver）外，每一級(jí)的邏輯門(mén)都只要面對(duì)同樣是MOSFET的柵極，如此一來(lái)較不需考慮邏輯門(mén)本身的驅(qū)動(dòng)力。相較之下，BJT的邏輯電路（例如較常見(jiàn)的TTL）就沒(méi)有這些優(yōu)勢(shì)。MOSFET的柵極輸入電阻無(wú)限大對(duì)于電路設(shè)計(jì)工程師而言亦有其他優(yōu)點(diǎn)，例如較不需考慮邏輯門(mén)輸出端的負(fù)載效應(yīng)（loading effect）。我們所說(shuō)的MOSFET，指的是什么？杭州高壓N管MOSFET開(kāi)關(guān)管
MOSFET特點(diǎn)是用柵極電壓來(lái)控制漏極電流，驅(qū)動(dòng)電路簡(jiǎn)單；張家港N-CHANNELMOSFET失效分析
MOSFET從截止?fàn)顟B(tài)到完全導(dǎo)通狀態(tài)，驅(qū)動(dòng)電路所需提供的電荷，是一個(gè)用于評(píng)估MOSFET的驅(qū)動(dòng)電路驅(qū)動(dòng)能力的主要參數(shù)。 Id，漏極電流，漏極電流通常有幾種不同的描述方式。根據(jù)工作電流的形式有，連續(xù)漏級(jí)電流及一定脈寬的脈沖漏極電流(Pulsed drain current)。這個(gè)參數(shù)同樣是MOSFET的一個(gè)極限參數(shù)，但此較大電流值并不表示在運(yùn)行過(guò)程中漏極電流能夠達(dá)到這個(gè)值。它表示當(dāng)殼溫在某一值時(shí)，如果MOSFET工作電流為上述較大漏極電流，則結(jié)溫會(huì)達(dá)到較大值。所以這個(gè)參數(shù)還跟器件封裝，環(huán)境溫度有關(guān)。張家港N-CHANNELMOSFET失效分析
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